CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 Circuits intégrés SRAM en tuyauterie
CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 SRAM par pipeline
| Les États membres | |
| Catégorie de produit: | SRAM |
| Pour les véhicules à moteur: | Détails |
| 9 Mbit | |
| 256 k x 36 | |
| 3.5 ns | |
| 166 MHz | |
| Parallèlement | |
| 3.6 V | |
| 3.135 V | |
| 0 C | |
| + 70 °C | |
| DSM/SMT | |
| LQFP-100 | |
| Plateau | |
| Marque: | Les États membres |
| Type de mémoire: | Les DTS |
| Sensible à l'humidité: | - Oui, oui. |
| Type de produit: | SRAM |
| Série: | Les éléments suivants doivent être utilisés: |
| Subcatégorie: | Mémoire et stockage de données |
Description fonctionnelle
La SRAM CY7C1360C/CY7C1362C intègre des cellules SRAM de 262 144 x 36 et 524 288 x 18 avec des
circuits périphériques synchrones et un compteur à deux bits pour le fonctionnement de la détonation interne.
Les entrées synchrones sont des entrées synchrones qui sont contrôlées par une entrée d'horloge (CLK) déclenchée à bord positif.
inclure toutes les adresses, toutes les entrées de données, le pipeline d'adresses Chip Enable (CE1), la profondeur d'expansion Chip Enables
(CE2 et CE3), les entrées de contrôle de sortie (ADSC, ADSP et ADV), les capacités d'écriture (BWX et BWE) et les entrées globales
Les entrées asynchrones comprennent le mode de sortie (OE) et la broche ZZ.
Les adresses et les puces activées sont enregistrées au bord de l'horloge lorsque l'un ou l'autre processeur d'adresse Strobe
(ADSP) du contrôleur d'adresse (ADSC) sont actifs.
généré sous contrôle de la broche d'avance (ADV).
L'adresse, les entrées de données et les commandes d'écriture sont enregistrées sur la puce pour initier un cycle d'écriture automatique.Cette partie
prend en charge les opérations d'écriture par octet (voir les descriptions de broches et la table de vérité pour plus de détails).
être de un à deux ou quatre octets de largeur comme contrôlé par les entrées de commande Byte Write.
tous les octets à écrire.
Le CY7C1360B/CY7C1362B fonctionne à partir d'une alimentation de base de +3,3V tandis que toutes les sorties peuvent fonctionner avec
Toutes les entrées et sorties sont compatibles avec la norme JEDEC JESD8-5.
Caractéristiques
• Prend en charge le fonctionnement du bus jusqu'à 250 MHz
• Les fréquences disponibles sont de 250, 200 et 166 MHz
• Entrées et sorties enregistrées pour le fonctionnement par pipeline
• alimentation au noyau 3,3 V
• Opération d'entrée/sortie de 2,5 V/3,3 V
• Temps d'horloge rapide à la sortie
¢ 2,8 ns (pour les appareils à 250 MHz)
¥ 3,0 ns (pour les appareils de 200 MHz)
¢ 3,5 ns (pour un appareil de 166 MHz)
• Fournir un taux d'accès 3-1-1-1 à haute performance
• Compteur d'explosion sélectionnable par l'utilisateur prenant en charge les séquences d'explosion interligées ou linéaires Intel® Pentium®
• Strobes d'adresse séparées du processeur et du contrôleur
• Écriture synchrone en temps réel
• Activation de la sortie asynchrone
• Désactiver la puce à cycle unique
• Disponible dans les paquets TQFP à 100 broches, BGA à 119 boules et fBGA à 165 boules sans plomb
• TQFP disponible avec 3 puces et 2 puces
• Scan des limites compatibles avec la norme IEEE 1149.1
• Option en mode veille
