Circuits intégrés GS88036CGT-200I SRAM 2.5 ou 3.3V 256K x 36 9M

• épingle FT pour l'exploitation du débit ou du pipeline configurable par l'utilisateur
• Opération de désélection de cycle unique (SCD)
• 2.5 V ou 3.3 V +10%/~10% d'alimentation du cœur
• 2.5 V ou 3.3 V d'alimentation I/O
• Pinceau LBO pour le mode Linier ou Interleaved Burst
• Les résistances d'entrée internes sur les broches de mode permettent aux broches de mode flottant
• Par défaut en mode pipeline interligné
• Opération d'écriture par octet (BW) et/ou d'écriture globale (GW)
• Cycle d'écriture automatique interne
• Éteindre automatiquement le courant pour les applications portables
• Paquet TQFP à 100 pistes selon la norme JEDEC
• Le produit doit être conforme à la norme RoHS.
• épingle FT pour le débit ou le pipeline configurable par l'utilisateuropération
• Opération de désélection de cycle unique (SCD)
• 2.5 V ou 3.3 V +10%/- 10% d'alimentation du cœur
• 2.5 V ou 3.3 V d'entrée/sortie
• Pinceau LBO pour le mode Linier ou Interleaved Burst
• Les résistances d'entrée internes sur les broches de mode permettent aux broches de mode flottant
• Par défaut en mode pipeline interligné
• Opération d'écriture par octet (BW) et/ou d'écriture globale (GW)
• Cycle d'écriture automatique interne
• Éteindre automatiquement le courant pour les applications portables
• Le paquet TQFP de 100 lcad est conforme à la norme JEDEC
• Le produit doit être conforme à la norme RoHS.

Contrôles
Adresses, entrées/sorties de données, puces activées (E1, E2, E3), démarrage de l'adresse
les entrées de contrôle (ADSP, ADSC, ADV) et les entrées de contrôle d'écriture
(Bx, BW, GW) sont synchrones et sont commandés par un
entrée d'horloge déclenchée par bord positif (CK). sortie activée (G)
Les entrées sont asynchrones.
Les cycles peuvent être initiés avec des entrées ADSP ou ADSC.
Mode de démarrage, les adresses de démarrage ultérieures sont générées
L'adresse d'explosion est la même que celle de l'appareil.
le compteur peut être configuré pour compter en mode linéaire ou

L'ordre d'interlie avec l'entrée LBO.
Il n'est pas nécessaire d'utiliser la fonction Burst. De nouvelles adresses peuvent être chargées
sur chaque cycle sans dégradation des performances de la puce.
Le débit par voie d'écoulement/du pipeline
La fonction du registre de sortie de données peut être contrôlée par
l'utilisateur via la broche du mode FT (broche 14).
La broche basse place la RAM en mode Flow Through, provoquant
les données de sortie pour contourner le registre de sortie des données.
La RAM est placée en mode Pipcline, ce qui active le
le registre de sortie de données déclenché par bord.
Lectures par pipeline du SCD
Le GS88018/32/36CT est un SCD (Single Cycle Desclect)
SRAM synchrone en pipeline. DCD (désactiver le double cycle)
SCD SRAMs démarrer le pipeline
Les commandes sont un niveau en moins que les commandes de lecture.
Commencez à éteindre leurs sorties immédiatement après le déclenchement
La commande a été enregistrée dans les registres d'entrée.
Écrire par octet et écrire globalement
L'opération d'écriture par octet est effectuée en utilisant l'option d'écriture par octet.
(BW) entrée combinée avec une ou plusieurs écritures individuelles en octets
En outre, Global Write (GW) est disponible pour
écrire tous les octets à la fois, indépendamment de l'écriture des octets
les entrées de commande.
Mode veille
Une faible puissance (mode veille) est obtenue grâce à l'affirmation
(High) du signal ZZ, ou en arrêtant l'horloge (CK).
Les données de mémoire sont conservées en mode veille.
Tensions du cœur et de l'interface
Le GS8801 8/32/36CT fonctionne à une tension de 2,5 V ou 3,3 V
Toutes les entrées sont compatibles 3,3 V et 2,5 V.
Les broches de puissance de sortie (Vppo) sont utilisées pour découpler le bruit de sortie.
Ils sont compatibles avec les circuits internes à 3,3 V et 25 V.