CY7C1411KV18-250BZXC SRAM - IC de mémoire QDR II synchrone 36Mbit parallèle 250 MHz

CY7C1411KV18-250BZXC SRAM - Mémoire QDR II synchrone IC parallèle de 36 Mbit

Système de commande ICS de 250 MHz

Définition

Le CY7C1411KV18, le CY7C1426KV18, le CY7C1413KV18 et le CY7C1415KV18 sont synchrones à 1,8 V

L'architecture QDR II est composée de deux ports distincts:

Le port de lecture et le port d'écriture permettent d'accéder à la matrice de mémoire.

Le port d'écriture a des entrées de données dédiées pour supporter les opérations d'écriture.

L'architecture QDR II a séparé les entrées et les sorties de données afin d'éliminer complètement le besoin de

Le système de détection des données est basé sur le système de détection des données.

Les adresses pour les adresses de lecture et d'écriture sont fixées sur des bords ascendants alternatifs de l'appareil.

Les ports de lecture et d'écriture des accès au QDR II sont indépendants les uns des autres.

Pour maximiser le débit de données, les ports de lecture et d'écriture sont équipés d'interfaces DDR.

l'emplacement est associé à quatre mots de 8 bits (CY7C1411KV18), à 9 bits (CY7C1426KV18), à 18 bits

(CY7C1413KV18), ou des mots de 36 bits (CY7C1415KV18) qui entrent ou sortent séquentiellement du dispositif.

Parce que les données peuvent être transférées dans et hors de l'appareil sur chaque bord ascendant des deux horloges d'entrée

(K et K et Cand C), la bande passante de la mémoire est maximisée tout en simplifiant la conception du système en éliminant

bus ¥turnarounds.L'expansion en profondeur est réalisée avec des choix de port, ce qui permet à chaque port de fonctionner.

Toutes les entrées synchrones passent par des registres d'entrée contrôlés par les horloges d'entrée K ou K.

Toutes les sorties de données passent par des registres de sortie contrôlés par le C ou C (ou K ou K dans un seul domaine d'horloge)

Les écritures sont effectuées avec des circuits d'écriture auto-synchronisés sur puce.

Caractéristiques

■ Ports de lecture et d'écriture indépendants

¢ Prend en charge les opérations simultanées

■ 333 MHz pour une large bande passante

■ Une explosion de quatre mots pour réduire la fréquence du bus d'adresse

■ Interfaces à double débit de données (DDR) sur les ports de lecture et d'écriture (transfert de données à 666 MHz) à 333 MHz

■ Deux horloges d'entrée (K et K) pour une synchronisation précise du DDR

Le SRAM utilise uniquement des bords montants

■ Deux horloges d'entrée pour les données de sortie (C et C) pour réduire au minimum les écarts entre les horloges et le temps de vol

■ Les échos (CQ et CQ) simplifient la collecte de données dans les systèmes à grande vitesse

■ Bus d'entrée d'adresse multiplexé unique verrouillage des entrées d'adresse pour les ports de lecture et d'écriture

■ Sélection de port séparé pour l'expansion de la profondeur

■ Écriture synchrone en interne

■ Le QDR® II fonctionne avec une latence de lecture de 1,5 cycle lorsque DOFF est affiché HIGH

■ Fonctionne de manière similaire à un dispositif QDR I avec une latence de lecture d'un cycle lorsque DOFF est affiché LOW

■ Disponible dans les configurations × 8, × 9, × 18 et × 36

■ une cohérence complète des données, fournissant les données les plus récentes;

■ VDD de base = 1,8 V (±0,1 V); VDDQ d'entrée/sortie = 1,4 V à VDD

■ Disponible dans un emballage FBGA à 165 boules (13 × 15 × 1,4 mm)

■ Offert dans des forfaits sans Pb et non sans Pb

■ Les tampons de sortie HSTL à entraînement variable

■ Port d'accès à l'essai compatible avec JTAG 1149.1

■ boucle verrouillée par phase (PLL) pour un placement précis des données